在线逻辑分析仪的引入也带来一些问题，首先，编译时间被延长得很长。每次编译过程中，都会根据你添加的逻辑分析仪工程文件重新生成一次网表，再重新编译整个工程，那么编译时间就不可避免地被延长了。另一方面，由于在线逻辑分析仪本身是需要占用可编程逻辑器件资源的，如需要观察更多的数据宽度和深度，则占用可编程逻辑器件资源较多，同时资源的消耗也会带来时序方面的影响，就像测不准原理一样，测量过程的引入会导致对原系统一定程度的改变，但只要综合考虑待测系统与在线逻辑分析仪的资源消耗以及进行合理的时序设计，这些问题是可以得到很好的控制的。

　　3基于在线逻辑分析仪的实验设计

　　基于在线逻辑分析仪的实验编排既需要具有逻辑系统开发代表性，又需要符合本科生的实际能力和知识背景。

　　在线逻辑分析仪的选择取决于硬件平台的选择，由于Xilinx的开发环境功能较全，集成了软件开发、前仿真、后仿真以及在线调试工具，在课程实验设计中，我们选择Xilinx公司Viertex5系列的芯片，以及Chipscope作为在线逻辑分析仪。

　　为了体现在线逻辑分析仪的作用，实验设计中采用了比较教学法。设计对象为数字通信系统中经常出现的毛刺现象。这是在可编程逻辑器件设计中经常出现并困扰设计者的重要问题，这类错误往往较难发现，但却能导致较为严重的逻辑错误，降低整个数字系统的工作可靠性。

　　在可编程逻辑器件课程中的高级用法介绍时，一般都会介绍毛刺产生的原理。即这是由于信号在可编程逻辑器件的内部走线延迟和组合逻辑的不同步所导致的，在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，这是由可编程逻辑器件内部结构特性决定的，因此这类现象通常出现在多路组合逻辑中。

　　学生在学习这一概念时往往仅有理论认识，缺乏直观的理解。因此，在课程实验设计中分别采用组合逻辑和时序逻辑进行某个加法器的设计实现。并采用毛刺检测电路对毛刺进行捕捉并通过在线逻辑分析仪将各观察点上出现的毛刺检测出来并存储，并将其显示在屏幕上。这样在同一功能模块对应的不同实现方案所产生的在线逻辑分析仪输出结果并不相同，从而证明了时序逻辑可以显著避免组合逻辑中毛刺的产生，其可靠性要优于组合逻辑。

　　在实验设计中，还可结合采用陷阱教学法，即在模块的设计中故意引入组合逻辑中容易产生毛刺的错误写法，让学生采用在线逻辑分析仪自己发现错误，体会该类错误发生的原因，并进行相应纠正。从而使同学更深刻理解硬件描述语言的综合结果及在线逻辑分析仪调试的方法和作用，同时通过这种方法可以培养他们注意细节的良好习惯。

　　由于在线逻辑分析仪可以进行灵活的触发条件配置、采样时钟选择。因此，在基于在线逻辑分析仪的实验设计中还可结合不同设置条件进行逻辑分析仪验证。如为了能有效地捕捉数据流，可以设置多种不同的触发方式，如：基本触发、随机触发、延迟触发等。以及采用不同的采样时钟，并将观察结果输出至屏幕显示，分析比较不同设置对于毛刺的影响，加深对于在线逻辑分析仪的使用理解和对于毛刺产生机理的认识。